Частотный синтез на основе ФАПЧ. Обзор методов синтеза | страница 42

Ниже поясняется работа дешифратора на примере, приведенном на рисунке 45, когда он имеет 3-разрядную шину на входе для двоичного кода и, соответственно, 8-разрядную шину на выходе для линейного кода. Таблица истинности для дешифратора представлена в Табл. 9.

Таблица 9

Разряд 1 в таблице является самым младшим (LSB) в том смысле, что отклик в нем в виде логической единицы появляется при наименьших значениях входного кода дешифратора. Разряд 8 – самый старший (MSB).

Каждая из логических цепей фазорасщепителя на рисунке 45 содержит соединенные последовательно D-триггер, схему И1, одноразрядный мультиплексор M и схему И2. В каждой из логических цепей тактовый вход C D-триггера и один из входов схемы И2 подключены к шине опорной частоты. Управляющие входы мультиплексоров M объединены, образуя управляющий вход Z фазорасщепителя, подключаемый к схеме квази-переполнения, показанной на рисунке 43.

В половине логических цепей, а именно в цепях, входы и выходы которых пронумерованы как 1..4 (назовем их цепями 1..4) и представляющих менее значащие разряды кода на D-входе фазорасщепителя, вход каждой из логических цепей соединен с D-входом D-триггера, одним из входов схемы И1 и одним из входов мультиплексора M. Инверсный выход D-триггера подключен к другому входу схемы И1, а выход мультиплексора M соединен с другим входом схемы И2. Выход каждой схемы И2 является одним из четырех выходных разрядов фазорасщепителя.

Схемы другой половины логических цепей, входы и выходы которых пронумерованы как 5..8 (назовем их цепями 5..8), построены, в основном, так же, за исключением того, что схема И1 расположена между входом логической цепи и мультиплексором, а выход D-триггера соединен с одним из входов мультиплексора M. Выход каждой схемы И2 является одним из четырех остальных разрядных выходов фазорасщепителя.

Фазорасщепитель работает следующим образом. D-триггеры всех логических цепей хранят полученное в предыдущем такте значение линейного кода, а схемы И1 вычитают предыдущее значение кода из его текущего значения. Результирующая разность передается через мультиплексоры на схемы И2, которые позволяют (при наличии единиц в полученном коде) импульсам Fr проходить на выход фазорасщепителя и затем – ко входам парциальных фаховых детекторов.

Результаты вычитаний используются во всех тактах вплоть до момента заполнения аккумулятора, а следовательно, и до заполнения дешифратора. До этого момента нет импульса переполнения или квази-переполнения аккумулятора на управляющих входах мультиплексоров M, и каждый мультиплексор позволяет импульсам Fr проходить с выхода соответствующей схемы И1 к соответствующей схеме И2. Как только старший разряд аккумулятора переходит из состояния «1» в состояние «0» (момент квази-переполнения аккумулятора), появляется импульс на управляющих входах мультиплексоров, который отключает выходы схем И1 от входов схем И2. Одновременно, в логических цепях 1..4, соответствующих менее значащим разрядам входного кода, мультиплексоры подключают к схемам И2 выходы дешифратора, а в логических цепях 5..8 – выходы соответствующих D-триггеров. Это необходимо для начала следующего цикла заполнения дешифратора, чтобы обеспечить вращение «единиц» на выходах мультиплексоров, как бы замкнутых в кольцо.