Частотный синтез на основе ФАПЧ. Обзор методов синтеза | страница 41
В случае, когда число на входе B сумматора меньше или равно числу на входе MSBs блока аккумулятора, то в некоторые моменты времени сумматор может не переполниться. Поэтому в старший разряд сумматора включается схема для фиксации момента квази-переполнения. Это момент, когда старший разряд переходит из состояния «1» в состояние «0». Такая схема показана на том же рисунке 43. Выход суммы собственно разряда подключен ко входу инвертера и к D-входу D-триггера, тактируемого импульсами Fr. Выходы этих элементов соединены со входами схемы «И». В момент времени, когда состояние старшего разряда меняется с «1» на «0», на входе схемы «И» появляются две логические единицы, и, следовательно, возникает импульс на её выходе. Это и есть импульс квази-переполнения. Эту же схему целесообразно включить и в старший разряд аккумулятора так же для получения импульса квази-переполнения, чтобы его временное положение было согласовано с квази-переполнениями сумматоров.
Временные диаграммы, поясняющие работу схемы, приведены на рисунке 44.
Рис.44. Диаграммы, поясняющие работу фазорасщепителя на рисунке 43
На рисунке 44 обозначено и показано: Fr – тактовая частота; LSBs – текущее содержимое LSBs блока; MSBs – текущее содержимое MSBs блока и его импульсы переполнения; MSBs+1, MSBs+2, MSBs+3 – текущие состояния сумматоров и их импульсы переполнения, в том числе и при квази-переполнениях. Значения сумм при квази-переполнениях подчёркнуты.
Как видно из рисунка, расположение импульсов расщеплённых фаз точно такое же, как и в случае фазорасщепителя на аккумуляторах. Импульсные последовательности в фазах сдвинуты относительно друг друга на Q/K=4 такта, где K – количество расщеплённых фаз. Рассмотренный вариант выглядит более простым по сравнению с предыдущим.
5.3.3. Фазорасщепитель на схемах логики
Вариант фазорасщепителя с использованием логических схем [65, 66] показан на рисунке 45.
Рис.45. Фазорасщепитель на логических элементах
Для облегчения понимания его устройства и работы выбран пример, когда он подключен к блоку MSBs с небольшим количеством двоичных разрядов k=3. Фазорасщепитель включает в себя дешифратор и соответственно K=8 логических цепей.
Дешифратор преобразовывает двоичный код в линейный, количество единиц в котором равно числовому значению кода. Дешифратор принимает данные с блока MSBs главного аккумулятора (см. например, рисунок 43) и формирует входные импульсные последовательности для работы логических цепей.
