Встраиваемые системы. Проектирование приложений на микроконтроллерах семейства 68HC12/HCS12 с применением языка С | страница 13
На основе базового МК MC68HC912B32 производителем был создан целый ряд моделей: MC68HC12BE32, MC68HC912BC32 и MC68HC12BC32. Основное отличие этих моделей друг от друга состоит в объеме размещенной на кристалле памяти программ и в наличии или отсутствии контроллера CAN сети.
На рис. 1.3 представлена структурная схема сразу двух МК: MC68HC912B32 и MC68HC12BE32. На рис. 1.4 дана цоколевка корпуса для этих микроконтроллеров. Далее на рис. 1.5 показана структура микроконтроллера MC68HC912BC32, на рис. 1.6 — цоколевка корпуса для него. В таблице рис. 1.7 перечислены основные функциональные блоки каждой из перечисленных моделей МК. Эта же таблица позволяет легко определить функциональные различия между рассматриваемыми МК.
Рис. 1.3. Структура микроконтроллеров MC68HC912B32 и MC68HC12BE32
Рис. 1.4. Цоколевка корпуса микроконтроллеров MC68HC912B32 и MC68HC12BE32
Микроконтроллеры семейства 68HC12 — это 16–разрядные МК, что означает, что центральный процессор может выполнять операции над 16–разрядными данными, а также то, что данные передаются внутри МК по 16–разрядной магистрали данных. МК 68HC12 имеют также 16–разрядную магистраль адреса, что позволяет им адресовать 65 536 ячеек памяти. Максимальная частота системной шины МК семейства 68HС12 равна 8 МГц, что обеспечивать значительное возрастание вычислительной производительности по отношению к предшественнику — МК HC11.
Система команд 68HC12 основана на системе команд HC11, однако число способов адресации и число выполняемых действий значительно расширены. Система команд 68HC12 включает 208 инструкций, в том числе пять команд деления с разрядностью данных 16/16 и 32/16 в целочисленном и дробном форматах, команды выбора максимального и минимального числа, команды нечеткой логики. Операции сложения или вычитания двухбайтовых чисел выполняются за 2 или 3 такта системной шины МК. Центральный процессор 68HC12 поддерживает 16 способов адресации, при этом исполнение каждой команды из группы арифметических или логических команд возможно с использованием по крайней мере 12 способов адресации. Центральный процессор 68HC12 имеет двухадресные команды, позволяющие выполнять пересылки 8–и 16–разрядных данных между двумя ячейками памяти или регистрами специальных функций минуя регистры центрального процессора. Четыре команды предназначены для реализации алгоритмов нечеткой логики (fuzzy logic): команда фаззификации MEM, команда обработки нечетких переменных REV, команда обработки нечетких переменных REVW и команда дефаззификации WAW.
