Элементы схемотехники цифровых устройств обработки информации | страница 36

Если исключить из схемы Рисунок 46 элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D2, на выходе которого устанавливается «1», а на выходе D1 формируется «0». Эти сигналы устанавливают триггер в состояние Q=1, или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=1. Такой триггер называется RS-триггером S-типа.

Если исключить из схемы Рисунок 46 элемент D5, оставив элемент D6, то при подаче на вход сигналов S=R=1  блокируется только элемент D1, поэтому триггер устанавливается в состояние Q=0 или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=0. Такой триггер называется RS-триггером R-типа.

D-триггеры — это электронные устройства с двумя устойчивыми выходными состояниями и одним информационным входом D.

Характеристическое уравнение триггера: Q_>n>+1=D_>n. Оно означает, что логический сигнал Q_>n>+1 повторяет значение сигнала, установленное на входе триггера в предшествующий момент времени.

Благодаря включению элемента D1 на входы RS-триггера поступают разнополярные сигналы (Рисунок 47,а), поэтому запрещённое состояние входных сигналов исключено  но время задержки распространения сигнала элемента D1 должно быть меньше, чем у элементов D2 и D3 (t_>зд.р>1<t_>зд.р>2=t_>зд.р>3).

В приведённой выше схеме D-триггера вследствие задержки распространения сигналов сигнал на выходе Q появляется с определённой задержкой, как показано на рисунке 47,б. Таким образом, в асинхронном D-триггере задержка определяется параметрами элементов схемы.

Условное графическое изображение асинхронного D-триггера приведено на рисунке 47,в.

Рисунок 47 Асинхронный D-триггер

Тактируемый D-триггер состоит из ЯП и ЛУ на двух логических  элементах И-НЕ, как показано на рисунке 48,а. Триггер устанавливается в состояние Q_>n>+1=D_>n только с приходом тактирующего импульса C=1, поэтому задержка тактируемого D-триггера определяется временем прихода тактового импульса. УГО тактируемого D-триггера приведено на рисунке 48,б.

Рисунок 48 Тактируемый D-триггер — а) и его УГО — б); 

DV-триггер — в) и его УГО — г).

В схеме D-триггера часто параллельно входу C изготавливается ещё один вход V, как показано на рисунке 48,в. Такой триггер называется DV-триггером. При V=1 DV-триггер работает как обычный D-триггер, а при V=0 как бы защёлкивается и хранит ранее записанную информацию. Отсюда его второе название «триггер-защёлка», его УГО показано на рисунке 48,г.