Элементы схемотехники цифровых устройств обработки информации | страница 24

и b_>I синхронно, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса P_>I>+1 на время одного такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы сумматора, а также для записи результата суммирования обычно используются регистры сдвига.

Достоинство этого метода — малые аппаратные затраты.

Недостаток — невысокое быстродействие, так как одновременно суммируются только пара слагаемых.

Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б). Количество сумматоров равно числу разрядов чисел. Выход переноса P_>I>+1 каждого сумматора соединяется со входом переноса P_>I следующего более старшего разряда. На входе переноса младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает. Слагаемые a_>I и b_>I суммируются во всех разрядах одновременно, а перенос P_>I поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не распространится по всей цепочке сумматоров.

Для организации параллельного переноса применяются специальные узлы — блоки ускоренного переноса.  

Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала:

G — образование переноса и H — распространение переноса.

G_>I = a_>I·b_>I

H_>I = a_>I + b_>I

В случае G_>I=1, то есть a_>I=b_>I=1, в данном i-разряде формируется сигнал переноса P_>I>+1 в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых a_>I или b_>I равно «1», то есть H_>I=1, то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда.

Если H_>I=H_>I>–1=1 и при этом существует сигнал переноса P_>Iиз предыдущего в i-й разряд, то перенос производится сразу в i+2 разряд.

В общем случае процесс формирования ускоренного переноса описывается следующим уравнением:

P_>I>+1 = G_>I + H_>I·G_>I>–1 + H_>I·H_>I>–1·G_>I>–2 + … + H_>I·H_>I>–1·…·H_>2·H_>1·P_>1

Блоки ускоренного переноса выпускаются в интегральном исполнении в виде отдельных микросхем или непосредственно со схемой сумматора или арифметико-логического устройства в одной микросхеме.